Toggle Navigation

[Nguyễn Thanh Yên]

Up

3

Down

::

FinFET – Đôi điều lượm lặt

Phi Lộ. Mình chưa làm FinFET bao giờ nên rất muốn tìm hiểu, đọc trên mạng thì thấy người ta hay nói ngoài PPA (performance, power, area) còn thêm cost nữa thành PPAC; và multiple patterning là thuật ngữ được nhắc đến. Theo mình nếu cộng đồng có thể chung tay tạo ra một guideline với format: những điều nên làm khi đụng FinFET tương ứng với lợi ích của việc đó thì sẽ góp phần nâng mặt bằng chung trình độ làm việc với FinFET của anh chị em kỹ sư Việt Nam lên. Công nghệ 5nm toàn nhà giàu mới làm, anh chị em kỹ sư Việt Nam được tham gia các dự án này thì value của anh chị em sẽ khác ngay ^^ . Do vậy hôm trước mình có hỏi anh chị em cộng đồng liên quan tới kỹ thuật multiple patterning, may quá có mấy bạn chỉ điểm tận tình (bao gồm cả post comment và inbox) nên sau một hồi mình cũng lượm được một số thông tin, để tiếp tục tìm hiểu. Dưới đây là một điểm mình đang lọ mọ tìm hiểu, các bạn góp ý thêm nhé:

1. Theo kinh nghiệm của mình khi làm mà design và layout cùng hiểu cấu tạo devices và các bước sản xuất thì không gì sướng bằng. Với FinFET một số thuật ngữ như multibple patterning (litho-etch-litho-etch; self-aligned double patterning; self-aligned quadruple patterning, EUV, spacers, …), middle-of-line layers (nối dây không cần via) anh chị em cả bên design và bên layout đều nên tìm hiểu. Đại khái thì nếu ngày xưa các bạn học vật lý có hiện tượng giao thoa khi chiếu ánh sáng qua các khe hẹp, thì bước sóng dùng đề quang khắc chiếu qua mask nó cũng thế, do đó nếu khoảng cách bé quá thì giao thoa hết, không form được các kích thước nhỏ bằng lớp cảm/cản quang. Có mấy cách là khắc nhiều lần (multiple patterning;) hoặc dùng ánh sáng có bước sóng ngắn hơn (EUV – cái mà gần đây các wafer fab đua nhau mua máy của ASML); hoặc lai giữa EUV và multiple patterning. Các bạn có thể đọc một link mình đưa ở phía dưới bài viết để tìm hiểu thêm hoặc theo dõi IEDM (IEEE International Electron Devices Meetings) để update thông tin. Hiểu những khái niệm này thì khi đọc design manual có thể sẽ quen hơn, design và layout will be on the same page.

2. Cách chế tạo kiểu 3D của FinFET làm cho việc design mạch khác chút, ví dụ không phải thích W to bao nhiêu là sẽ có bấy nhiêu, nó chỉ có thể là bằng số lần của Fin (nó đươc quantize rồi); không phải thích L bao nhiêu cũng được, Lmax chắc khoảng 200nm, muốn L = 1u, cần nối tiếp nhiều device nhưng thiết kế để đảm bảo các device hoạt động đúng vùng mong muốn cũng khá vất vả. Khi layout không phải thích xoay 90 độ là xoay được nữa. Nhưng ngược lại vì những restrict rule đó nên EDA tool tại thời điểm này gần như aware được hết, khi setting tool có option để lựa chọn process node tương ứng với nhóm feature mà tool thửa riêng cho process đấy. BIG THANKs to anh chị em làm EDA tools. (tất nhiên thêm feature thì thêm tiền.) Các bạn làm layout FinFET chắc quen khái niệm on-the-fly checking lắm. Tuy nhiên gì thì gì nếu cùng một layer mà phải tách ra mấy mask thì kiểu gì cũng misalignment, do đó matching khó đảm bảo. Mình vẫn chưa biết với FinFET thì các yêu cầu matching sẽ được thực hiện như thế nào? Giờ nó không còn đơn thuần matching 2D nữa, mà là matching 3D. Ví dụ tính không đồng đều trong chiều cao fin đương nhiên gây ra mismatch. Với signal quan trọng chắc yêu cầu dùng 1 mask thôi nhỉ??? Shielding 2 bên phải trái và trên dưới thì làm thế nào (singal và shield cần làm ở hai mask khác nhau???)

3. Vì khoảng cách giữa các fin và các lớp interconnect rất rất gần nên ảnh hưởng qua lại là rất lớn, ví dụ ngày xưa ở nhà đất, cách nhau khoảng vườn cái ao thì nhà này hát hò chạy nhày vô tư ko ảnh hưởng mấy tới nhà hàng xóm, chuyển lên chung cư phát là làm gì cũng phải đi nhẹ nói khẽ cười duyên ngay. Diễn nôm thì layout ảnh hưởng rất lớn tới mạch điện, không cách gì bỏ qua được, nên thiết kế mạch cần tính tới layout. Chứ ko phải thiết kế chán chê rồi mới đưa mạch cho layout, sau chỉ chạy back annotation là xong. Với FinFET thì kỹ sư thiết kế mạch và kỹ sư thiết kế layout cần hợp tác chặt chẽ với nhau ngay từ đầu. Cả design và layout cần hiểu rõ Fin shape, sea-of-fin, cần lựa số fin và fin pitch để thống nhất. Tóm lại, với thiết kế mạch, ngoài quan tâm model của device dùng cho mô phỏng thì giờ layout variation sẽ ảnh hưởng lớn tới performance của mạch nên cần data layout để evaluate trong quá trình thiết kế. Ví dụ không cẩn thận chúng ta sẽ có device to device leakage ??? (khoảng cách nhỏ, chưa chắc dùng được STI) chứ không chỉ mỗi leakage của device nữa. Chưa kể FinFET không chỉ nhạy cảm với quá trình chế tạo mà còn khá nhạy cảm với quá trình packaging nữa. Cái này thì mình cũng chưa rõ là package extraction chủ yếu extract yếu tố parasitic về điện, nhiệt thì giờ đã có model nào cho việc ảnh hưởng về lực hay các tác động cơ khí chưa?

4. Anh chị em làm layout chắc quen với khái niệm check density, cơ bản thì tool nó sẽ define kích thước ô vuông cơ sở để check density. Do vậy nhiều khi làm IP thì ko ra lỗi density nhưng khi tích hợp lên top lại ra lỗi density vì tọa độ gốc start check density trên top chip level và IP level là khác nhau. Bị lỗi density mà phải fix ở last minutes thì quá là ác mộng, shrink layout FinFET không khác gì đập circuit đesign đi làm lại.

5. Công nghệ FinFET cũng yêu cầu điện áp hoạt động thấp, các topology mạch điện cần làm quen việc chuyển từ control điện áp sang control dòng điện. Ví dụ mạch bandgap ngày xưa anh chị em ta hay làm là mạch cộng hai điện áp, một biến đổi dương theo nhiệt độ và một biến đổi âm theo nhiệt độ, nó ra khoảng 1.2V. Với công nghệ thấp thì không dùng mạch bandgap 1.2V này được (bằng supply voltage mất rồi) Do đó điện áp biến đổi dương và biến đổi âm theo nhiệt độ sẽ được chia cho điện trở thành dòng rồi mới tổng hợp dòng điện đó. Topology này làm cho size của mạch to lên rất nhiều (thêm điện trở) đặc biệt với FinFET.

6. Ngoài điện áp hoạt động thấp, công nghệ thấp người ta hay nói tới gate leakage, ảnh hưởng gm/Id thì có khá nhiều paper nói tới. FinFET thì lại có ưu điểm ở chỗ này so với planar device nhưng mình không rõ ở FinFET thì gate leakage có thể bỏ qua không, nếu không thì gate leakage sẽ ảnh hưởng trực tiếp tới matching. Hai device layout giống hệt nhau, chúng ta có thể đảm bảo gate leakage giống hệt nhau không? Dùng area to lên liệu có thể hạn chế được mismatchs??? Anh chị em làm analog nên shift sang hướng dùng kỹ thuật digital để giải quyết, truyền thống trị mismatch là trimming, là auto calibration. Cái này mạch số có lợi thế.

Lời bàn: có thể chip tương tự chưa cần ngay lập tức phải dùng 5nm, nhưng SoC dùng 5nm chắc chắn các mạch yêu cầu non-standard cho I/O hay ESD là cần know-how analog. Các mạch PHY cho IP high speed đương nhiên cần porting xuống. Game này ai ra silicon proven trước sẽ có nhiều lợi thế (Time-to-market). Anh chị em bàn tiếp nhé.

P/S: Nhóm đường dẫn về FinFET fundamentals:
https://www.utmel.com/…/trans…/introduction-to-finfet…

Single Vs. Multi-Patterning EUV

https://semiengineering.com/…/patterning/multipatterning/
https://semiwiki.com/…/1253-20nm-ic-design-at-ibm…/

Nội dung bài biết mình lấy cảm hứng từ bài này:
https://www.techdesignforums.com/…/five-key-challenges…/

[Author]

Posts